Nel settore dei semiconduttori sta diventando sempre più difficile ignorare un problema pratico: la realizzazione di un chip all'avanguardia non si limita più alla semplice stampa di transistor più piccoli. Un acceleratore AI di ultima generazione può comunque non raggiungere gli obiettivi di prestazioni, costi o tempi di consegna se la memoria ad alta larghezza di banda non può essere posizionata sufficientemente vicino alla logica, se un interposer è troppo grande o costoso, se la resa dei package è scarsa o se le capacità di assemblaggio avanzate si trovano lontano dagli stabilimenti di produzione dei wafer.
Ecco perché la corsa globale ai semiconduttori nel 2026 si sta sempre più svolgendo su due fronti interconnessi. Il primo è la fabbricazione : transistor gate-all-around, alimentazione dal lato posteriore, litografia EUV, resa e capacità a circa 2 nm e oltre. Il secondo è il packaging avanzato : chiplet, interposer 2.5D, impilamento 3D, incollaggio ibrido, integrazione di memorie ad alta larghezza di banda, substrati, test e gestione termica.
Questa distinzione è importante perché un Paese o un'azienda possono essere forti in un determinato ambito e dipendere comunque fortemente da un'altra regione per il resto del sistema. Per i clienti che acquistano infrastrutture per l'intelligenza artificiale, per i governi che finanziano programmi per i semiconduttori e per le aziende che pianificano le catene di approvvigionamento, la domanda chiave non è più semplicemente "Chi ha il nodo più piccolo?", ma "Chi è in grado di produrre, integrare, testare e scalare l'intero sistema?".
Per decenni, i progressi nel campo dei semiconduttori sono stati comunemente riassunti dalla miniaturizzazione dei transistor. Questo aspetto rimane importante, ma i moderni sistemi di intelligenza artificiale e di calcolo ad alte prestazioni stanno spingendo al contempo contro altri limiti fisici.
Un limite è rappresentato dalle dimensioni del chip. Gli strumenti di litografia espongono un campo finito, quindi i progettisti non possono semplicemente realizzare un processore monolitico di dimensioni arbitrariamente grandi. I chiplet offrono un'altra soluzione: dividere un sistema in chip più piccoli e collegarli con collegamenti a banda ultralarga all'interno di un unico package. Un secondo limite è la larghezza di banda della memoria. Gli acceleratori di intelligenza artificiale necessitano di un enorme trasferimento di dati tra la logica e la memoria ad alta larghezza di banda (HBM), quindi la distanza, la densità di instradamento, l'alimentazione e la geometria del package influiscono direttamente sulle prestazioni del sistema.
Un terzo limite è di natura economica. I chip di grandi dimensioni e di ultima generazione possono essere costosi perché un difetto può compromettere una grande quantità di silicio di valore. Le architetture a chiplet consentono ai progettisti di implementare sul nodo più costoso solo le funzioni che necessitano realmente di un processo avanzato, utilizzando nodi più vecchi o specializzati per I/O, circuiti analogici, cache o altre funzioni. Il compromesso è che il packaging diventa molto più complesso.
Ecco perché termini come CoWoS, SoIC, EMIB, Foveros, I-Cube, X-Cube, legame ibrido, strati di ridistribuzione e ponti di silicio compaiono ora in discussioni che un tempo si concentravano quasi esclusivamente sui nodi di processo.
TSMC dichiara che il suo processo N2 è entrato nella produzione di massa nel quarto trimestre del 2025 con una buona resa e che N2P e A16 erano programmati per la produzione di massa nella seconda metà del 2026. A16 aggiunge la tecnologia di alimentazione posteriore Super Power Rail di TSMC per progetti con requisiti esigenti in termini di erogazione di energia e instradamento. Si veda la relazione annuale 2025 di TSMC e la panoramica della tecnologia A16 .
Il punto cruciale non è l'etichetta di marketing associata a un nodo. I nomi dei nodi non corrispondono letteralmente alle dimensioni dei transistor e non sono direttamente confrontabili tra le diverse fonderie. Ciò che conta è se un processo raggiunge livelli accettabili di resa, prestazioni, consumo energetico, densità, maturità degli strumenti di progettazione e volume di produzione per prodotti reali destinati ai clienti.
Intel afferma che il processo produttivo Intel 18A è entrato in produzione nel 2025 ed è ora in fase di produzione di massa negli Stati Uniti. Il processo combina transistor RibbonFET gate-all-around con l'alimentazione PowerVia sul lato posteriore. Intel ha inoltre comunicato nel giugno 2026 che la variante migliorata 18A-P era entrata in produzione di prova. La documentazione attuale dell'azienda relativa a Intel 18A distingue lo stato di produzione dalle varianti future e fornisce riferimenti tecnici a supporto delle affermazioni sul processo.
La strategia di Intel è particolarmente degna di nota perché combina la produzione front-end con una vasta presenza nazionale nel settore del packaging avanzato. Questo è importante per i clienti che desiderano che la tecnologia di processo, l'assemblaggio, il collaudo e la geografia della catena di fornitura siano pianificati come un unico sistema, anziché come acquisti separati.
La roadmap di Samsung per le fonderie si basa sulla tecnologia gate-all-around e collega sempre più le sue offerte logiche alle attività dell'azienda nel settore delle memorie e dei package avanzati. Nei risultati del secondo trimestre 2026, Samsung ha dichiarato di voler incrementare la produzione di nuovi prodotti per dispositivi mobili con il processo a 2 nm di seconda generazione durante la seconda metà del 2026 e ha segnalato un'espansione delle collaborazioni nel settore HPC a 2 nm. Separatamente, Samsung e Broadcom hanno annunciato una collaborazione per il 2026 che spazierà dalla tecnologia di fonderia a 2 nm e inferiori, alle memorie HBM e ai package avanzati. Si vedano i risultati del secondo trimestre 2026 di Samsung e l' annuncio di Samsung e Broadcom .
Il vantaggio strategico che Samsung sta cercando di creare è evidente: logica, memoria e packaging possono essere ottimizzati congiuntamente. La sfida è altrettanto chiara: i clienti continuano a valutare una fonderia in base alla resa produttiva, all'affidabilità delle tempistiche, alla predisposizione all'ecosistema e alla competitività del sistema finale confezionato, non solo in base a una diapositiva della roadmap.
Rapidus sta tentando qualcosa di diverso: ricostruire in Giappone una base produttiva all'avanguardia per circuiti logici basata su un processo gate-all-around a 2 nm. La sua linea pilota IIM-1 a Chitose ha iniziato a operare nell'aprile 2025 e Rapidus prevede di avviare la produzione di massa nel 2027. Nell'aprile 2026, il NEDO giapponese ha approvato il piano di Rapidus per l'anno fiscale, che comprende sia lo sviluppo del front-end a 2 nm sia la progettazione e la produzione di chiplet e package. Rapidus ha inoltre presentato un prototipo di interposer RDL organico di 600 mm quadrati e prevede di verificare i processi di packaging 2.xD e 3D presso il suo stabilimento Rapidus Chiplet Solutions. Vedi l'aggiornamento sui progetti di Rapidus per l'anno fiscale 2026 .
Questo rimane un programma di produzione lungimirante, non una prova di successo della produzione di massa nel 2027. Tale distinzione è importante: i transistor prototipo, una linea pilota funzionante, un PDK utilizzabile, i tape-out per i clienti, la resa produttiva e la produzione sostenibile ad alto volume sono traguardi distinti.
La famiglia CoWoS di TSMC è fondamentale per molti progetti di intelligenza artificiale e calcolo ad alte prestazioni (HPC) perché integra logica e memoria HBM in sistemi di grandi dimensioni basati su interposer. Al suo North America Technology Symposium del 2026, TSMC ha annunciato la produzione di CoWoS con reticolo da 5,5 reticoli e ha pianificato una versione con reticolo da 14 reticoli per il 2028, in grado di integrare circa 10 grandi die di calcolo e 20 stack HBM. La stessa roadmap include l'impilamento 3D di SoIC e l'ottica co-confezionata. Si veda l'annuncio di TSMC al Technology Symposium del 2026 .
Il significato è di natura architettonica. Con l'espansione dell'area del package, i progettisti possono scalare la potenza di calcolo e la memoria senza dover concentrare ogni funzione su un unico chip monolitico. Tuttavia, package più grandi rendono più difficile il controllo di deformazioni, gradienti termici, qualità del substrato, integrità delle interconnessioni, alimentazione, strategia di test e resa di assemblaggio.
Il portfolio di packaging di Intel affronta lo stesso problema con un diverso insieme di elementi costitutivi. EMIB incorpora piccoli ponti di silicio nel substrato per collegare i die lateralmente, mentre le tecnologie Foveros supportano l'impilamento verticale. Intel ha dichiarato nel luglio 2026 che i suoi stabilimenti del New Mexico stavano scalando i package oltre otto volte l'area del reticolo convenzionale, con l'obiettivo di superare le 12 volte entro il 2028. La sua ultima tecnologia EMIB-T aggiunge via passanti nel silicio per migliorare l'alimentazione e il routing per i sistemi basati su HBM più esigenti. Vedi la panoramica sul packaging avanzato di Intel del 2026 .
Questo illustra perché le tecnologie di packaging non dovrebbero essere confrontate utilizzando un singolo parametro. Un interposer interamente in silicio, un ponte in silicio integrato, un interposer RDL e uno stack 3D con incollaggio ibrido presentano compromessi diversi in termini di larghezza di banda, costo, area del package, comportamento termico e complessità di produzione.
Samsung offre packaging 2.5D basato su interposer e bridge in silicio, nonché stacking 3D. Il suo attuale materiale sull'integrazione eterogenea avanzata descrive il 3D Cube-T che utilizza TSV e bonding a compressione termica e il 3D Cube-H in fase di sviluppo con bonding ibrido in rame senza bump. Samsung continua inoltre a posizionare I-Cube e X-Cube come parte della sua più ampia strategia di fonderia e memoria. Consulta la panoramica sull'integrazione eterogenea avanzata di Samsung .
La questione irrisolta non è se queste tecniche siano tecnicamente utili, bensì quali combinazioni possano essere prodotte con un'elevata resa, nelle dimensioni di confezionamento richieste, con la necessaria fornitura di HBM e a un costo accettabile per i clienti.
La sfida consiste anche nel localizzare ciascuna fase produttiva. La catena di approvvigionamento più resiliente non è necessariamente quella con il maggior numero di stabilimenti di produzione, bensì quella in grado di collegare la fabbricazione dei wafer, il packaging, i substrati, le memorie, i test, le apparecchiature, i materiali e il talento ingegneristico con tempi di ciclo e rischi gestibili.
| Regione | Direzione attuale verificata | Perché è importante |
|---|---|---|
| Taiwan | TSMC continua a investire massicciamente nell'azoto (N2) e nel packaging avanzato e rimane il fulcro del suo ecosistema di produzione all'avanguardia più maturo. | Reti di fornitori dense, apprendimento accumulato nei processi e stretto collegamento tra fase di pre-produzione e confezionamento rimangono elementi difficili da riprodurre rapidamente. |
| Stati Uniti | Intel sta producendo chip 18A negli Stati Uniti; il piano di TSMC in Arizona si è ampliato fino a comprendere sei stabilimenti per la produzione di circuiti logici, due impianti per il packaging avanzato e un centro di ricerca e sviluppo; Amkor sta costruendo un grande campus per il packaging avanzato e il collaudo in Arizona. | Gli Stati Uniti stanno cercando di colmare il divario tra i wafer di ultima generazione prodotti a livello nazionale e la produzione interna di wafer avanzati ad alto volume. |
| Corea del Sud | Samsung sta portando avanti la tecnologia logica a 2 nm, la memoria HBM e l'integrazione 2.5D/3D, mentre la Corea del Sud sta finanziando programmi per infrastrutture di packaging avanzate. | La compresenza di memoria, logica e componenti di packaging può essere strategicamente vantaggiosa per i sistemi di intelligenza artificiale. |
| Giappone | Rapidus sta sviluppando logica a 2 nm e un flusso di ricerca e sviluppo integrato per chiplet e packaging avanzato, con l'obiettivo di avviare la produzione di massa nel 2027. | Il Giappone sta cercando di ripristinare la logica all'avanguardia a livello nazionale, sfruttando al contempo i suoi punti di forza in termini di materiali e attrezzature. |
| Europa | I progetti pilota previsti dall'EU Chips Act, come NanoIC e FAMES, stanno ampliando l'accesso alla ricerca e sviluppo di processi avanzati e alla sperimentazione su scala preindustriale. | L'Europa sta rafforzando lo sviluppo tecnologico e la prototipazione, sebbene la capacità di realizzare linee pilota non debba essere confusa con la capacità di produzione su larga scala di chip per l'intelligenza artificiale a livello commerciale. |
La pagina web di TSMC dedicata all'Arizona riporta che il piano di investimenti negli Stati Uniti è cresciuto fino a raggiungere i 265 miliardi di dollari e comprende sei stabilimenti per la produzione di chip logici, due impianti per il packaging avanzato e un centro di ricerca e sviluppo, con il primo stabilimento per il packaging avanzato che entrerà nelle fasi iniziali di costruzione all'inizio del 2026. Consulta il riepilogo del progetto TSMC Arizona .
Il packaging avanzato sta diventando una priorità a pieno titolo per la politica industriale statunitense. Nel 2025 Amkor ha avviato i lavori per la costruzione di un campus di packaging e collaudo in Arizona, il cui investimento previsto è stato ampliato a 7 miliardi di dollari, con l'inizio della produzione previsto per il 2028. Nel giugno 2026, TSMC e Amkor hanno annunciato un accordo decennale di collaborazione per il packaging avanzato e il collaudo in Arizona. Si veda l'annuncio della partnership TSMC-Amkor .
A livello di ricerca e sviluppo, il Dipartimento del Commercio degli Stati Uniti ha annunciato nel luglio 2026 lettere di intenti per un totale di 874 milioni di dollari destinati alla ricerca sulla catena di fornitura del calcolo, che comprende packaging avanzato, substrati, materiali, fotonica, architetture e memorie. Si veda l' annuncio del NIST .
L'Europa sta percorrendo una strada diversa. L'UE ha inaugurato la linea pilota NanoIC presso l'imec nel febbraio 2026, un programma da 2,5 miliardi di euro con 700 milioni di euro di finanziamenti europei, incentrato sulla tecnologia dei semiconduttori di nuova generazione oltre i 2 nm su scala di ricerca e sviluppo quasi industriale. Il centro FAMES del CEA-Leti, inaugurato nel gennaio 2026, si concentra sulle tecnologie a bassissimo consumo energetico. Queste strutture rafforzano l'accesso alla ricerca e lo sviluppo dei processi, ma non equivalgono all'annuncio di una nuova fonderia ad alto volume. Si veda l'annuncio della Commissione europea sul programma NanoIC .
La Cina sta inoltre perseguendo lo sviluppo di capacità nazionali di produzione e confezionamento di semiconduttori. Nel 2026, la politica nazionale cinese ha continuato a fornire sostegno fiscale alle aziende qualificate operanti nel settore della produzione di semiconduttori e del confezionamento/test avanzato, mentre il 1° marzo 2026 è entrato in vigore uno standard nazionale per l'interconnessione di chiplet 2.5D. Queste misure dimostrano il continuo sviluppo dell'ecosistema, ma non stabiliscono di per sé lo stato di produzione o la competitività di un particolare processo all'avanguardia. Si vedano la nota sulla politica fiscale della NDRC del 2026 e lo standard nazionale per l'interfaccia di chiplet 2.5D .
La prossima fase della competizione sarà decisa meno dalle specifiche dei singoli componenti e più dalle interfacce tra i componenti e le fasi di produzione.
Ecco perché la corsa ai semiconduttori premia sempre più le aziende in grado di co-progettare transistor, chiplet, interfacce di memoria, strutture di packaging, flussi di test, alimentazione e raffreddamento. Il "back-end" non è più una fase finale di scarso valore. Per i sistemi di intelligenza artificiale avanzati, è parte integrante dell'architettura.
L'errore più comune è quello di considerare equivalenti tutti gli annunci relativi alla roadmap. È più utile classificare le prove dalla più semplice alla più complessa: prima le dimostrazioni tecnologiche, poi la produzione a rischio, i test con i clienti, la qualificazione della produzione, la produzione ad alto volume e, infine, le rese sostenibili e la redditività delle spedizioni.
Per quanto riguarda la produzione, sarà interessante osservare se la famiglia N2 di TSMC continuerà a crescere, se Intel riuscirà ad ampliare l'adozione esterna dei processi della famiglia 18A, se Samsung riuscirà a convertire gli impegni a 2 nm in volumi di produzione durevoli e se Rapidus riuscirà a passare dal successo della linea pilota alla produzione su scala commerciale nel 2027.
Per quanto riguarda il packaging, è importante considerare le dimensioni del package, il numero di HBM, il passo del legame ibrido, la strategia del substrato, la metodologia di test, i limiti termici e la capacità effettiva. L'espansione di CoWoS da parte di TSMC, i sistemi EMIB/Foveros più grandi di Intel, il lavoro di Samsung sul legame ibrido e gli esperimenti RDL su scala di pannello di Rapidus puntano tutti nella stessa direzione: il package stesso sta diventando più grande, più denso e più simile a un sistema.
Dal punto di vista geografico, è importante osservare se i nuovi investimenti negli Stati Uniti, in Giappone, in Corea e in Europa creeranno cluster di fornitori autosufficienti piuttosto che stabilimenti di punta isolati. Uno stabilimento privo di infrastrutture vicine per imballaggio, materiali, pezzi di ricambio, collaudo, manodopera specializzata e supporto tecnico al cliente può comunque incorrere in lunghi tempi di ciclo e dipendenze nascoste.
Prima di accettare un titolo che annuncia una nuova tecnologia di chip "all'avanguardia", è bene fare un rapido esame di realtà:
Se un annuncio supera questi controlli, è più probabile che rappresenti un cambiamento significativo nelle capacità dei semiconduttori piuttosto che una semplice tappa di una tabella di marcia presentata senza un contesto produttivo.
La competizione globale nel settore dei semiconduttori si basa ancora su chi riesce a produrre i transistor più avanzati, ma questo non basta più. L'intelligenza artificiale ha reso la larghezza di banda della memoria, la densità delle interconnessioni, le dimensioni del package, i test, le prestazioni termiche e la geografia della catena di fornitura inseparabili dalle prestazioni di calcolo.
Taiwan rimane il centro dell'ecosistema più maturo per le fonderie all'avanguardia e il packaging avanzato. Gli Stati Uniti stanno ricostruendo la capacità di front-end e packaging avanzato su una scala senza precedenti. La Corea del Sud sta combinando i punti di forza in memoria, logica e packaging. Il Giappone sta cercando di tornare alla logica all'avanguardia, costruendo al contempo un ecosistema di chiplet connessi. L'Europa sta espandendo le infrastrutture condivise di ricerca e sviluppo e la Cina continua a rafforzare il sostegno politico alla produzione e al packaging a livello nazionale.
La competizione più importante, quindi, non è semplicemente "2 nm contro 2 nm". È la corsa per realizzare un sistema completo e producibile: logica all'avanguardia, memoria, packaging, alimentazione, raffreddamento, test, resa e volume, il tutto integrato.
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